数字系统中常用触发器作为存储单元，它是构成时序逻辑电路的基本逻辑器件，根据逻辑功能的不同，触发器可分为 RS 触发器、D 触发器、JK 触发器、T 触发器和 T'触发器等。根据结构形式不同，又可分为基本 RS 触发器、同步触发器、主从触发器和边沿触发器等。
SR 锁存器
SR 锁存器，有的教材也叫基本 RS 触发器，有与非门构成的也有或非门构成的。
- 或非门构成的 SR 锁存器
| 0 | 0 | Q |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | Q=Q'=0 |
状态方程：
- 与非门构成的 SR 锁存器
| 1 | 1 | Q |
| 1 | 0 | 0 |
| 0 | 1 | 1 |
| 0 | 0 | Q=Q'=1 |
状态方程：
状态不定部分的波形图可以用阴影部分代替。
同步触发器
SR 锁存器的状态直接受输入信号控制，而一般将有时钟信号控制的锁存器叫做触发器。
同步 = 电平触发
电平触发，即电平为 1 期间，输入信号每次变化都将引起输出变化，发生多次翻转，这种现象也称空翻现象。所以这种器件的抗干扰能力还是比较低。
同步 RS 触发器
同步触发器即由电平触发的触发器，所以有的教材也称同步 RS 触发器为电平触发 SR 触发器或门控 SR 锁存器。
| S | R | |
|---|---|---|
| 0 | 0 | Q |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | Q=Q'=1 |
状态方程：
还有一种具有异步置 1 和置 0 功能的同步 RS 触发器，当有置数信号的时候，无论时钟信号如何，触发器将立即置数，所以有个下标 D，也称直接置数。
同步 D 触发器
将同步 RS 触发器的 S 端和 R 端用非门连接在一起，形成新的 D 端，那么这就变成了同步 D 触发器。
| D | |
|---|---|
| 0 | 0 |
| 1 | 1 |
状态方程：
同步 JK 触发器
将同步 RS 触发器的 Q'端接到 S 端与非门的输入，Q 端接到 R 端与非门的输入，原来的 S 端变成 J 端，原来的 R 端变成 K 端，那么这就变成了同步 JK 触发器。
| J | K | |
|---|---|---|
| 0 | 0 | Q |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 |
状态方程：
同步 T 触发器
| T | |
|---|---|
| 0 | Q |
| 1 |
状态方程：
主从触发器
主从 = 脉冲触发
主从 RS 触发器
主从 RS 触发器的逻辑功能与同步 RS 触发器一致，故功能表、状态方程略。
主从 RS 触发器克服了 CP=1 期间触发器输出状态可能多次翻转，即“空翻”的问题。但同时还是受 RS = 0 条件的约束。
在绘制波形图时，注意要先绘制主触发器的输出波形，然后再绘制最终输出波形Q，一般来说，Q与相似且比晚半个时钟周期。例如下图：
主从 JK 触发器
主从 JK 触发器也是在主从 RS 触发器的基础上引入 Q 和 Q'两条反馈线转变而来。主从 JK 触发器的逻辑功能与同步 JK 触发器一致，故功能表、状态方程略。
与主从 RS 触发器一样，主从 JK 触发器同样可以防止触发器在 CP 作用期间可能发生多次翻转的现象，即不会出现空翻现象。
但它同时却出现了新的一次翻转现象。即在 CP = 1 期间,无论 J、K 变化多少次,只要其变化引起主触发器翻转了一次，在此 CP = 1 期间就不再变化了。这时，对应于 CP 下降沿的从触发器状态就既不由 CP 下降沿前的 JK 状态决定,也不由 CP 上升沿前的 J、K 状态决定，而是由引起主触发器这次变化的 J、K 状态所决定。因此，在时钟脉冲下降沿到达时，触发器接收这一时刻主触发器的状态，并发生状态转移。状态转移的结果就有可能与 JK 触发器的状态方程描述的转移结果不一致。
在绘制波形图时，一定要注意“一次翻转”特性，可以先（也可以不）绘制主触发器的输出波形，然后再绘制最终输出波形Q，这里，Q和就不一定相似了。例如下图：
边沿触发器
边沿触发器的输出仅在上升沿或下降沿的时刻发生变化，而在此之前和之后输入状态的变化对触发器的次态没有影响，因此其抗干扰能力比较强。
边沿触发器的符号特点是在时钟输入端有一个小三角，端口有小圆圈为下降沿触发，否则为上升沿触发。
触发器之间的转换
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